人工智能應(yīng)用的新需求給FPGA帶來(lái)了歷史性的發(fā)展機(jī)遇，F(xiàn)PGA強(qiáng)大的并行計(jì)算能力、高能耗比、靈活的編程等優(yōu)勢(shì)，決定其將在人工智能舞臺(tái)中將發(fā)揮重要作用。但同時(shí)人工智能強(qiáng)大的數(shù)據(jù)運(yùn)算能力、傳輸存儲(chǔ)能力等特性也對(duì)成本和功耗能效等提出新要求，如何處理這些問(wèn)題需要從工藝來(lái)著手，核心架構(gòu)的研發(fā)創(chuàng)新以及多種工具的支持，先進(jìn)制程工藝都可以讓性能得到提高，而且功耗更低。并且一旦開(kāi)始大規(guī)模的生產(chǎn)此類(lèi)芯片，其制造成本就會(huì)大大下降，從而獲取更高的盈利?？梢哉f(shuō)先進(jìn)的制造工藝和核心架構(gòu)能讓FPGA搶占利潤(rùn)更為豐厚的AI市場(chǎng)。目前，大部分的FPGA芯片都是基于28nm和20nm工藝，但隨著AI、等新應(yīng)用需求，16nm、7nm等更先進(jìn)制程的FPGA芯片將在2019年逐步放量，帶來(lái)FPGA市場(chǎng)的一輪新的競(jìng)爭(zhēng)。同時(shí)也為擁有新工藝技術(shù)實(shí)力的公司帶來(lái)新機(jī)遇，有望在FPGA長(zhǎng)期寡頭壟斷的市場(chǎng)里撞出新火花。而Achronix就是這其中的后起之秀，其FPGA的硬件加速器器件和高性能嵌入式FPGA半導(dǎo)體知識(shí)產(chǎn)權(quán)（eFPGA IP）憑借出色的工藝近年來(lái)取得的快速發(fā)展。

Achronix市場(chǎng)營(yíng)銷(xiāo)副總裁Steve Mensor

近日，《華強(qiáng)電子》記者在采訪(fǎng)Achronix市場(chǎng)營(yíng)銷(xiāo)副總裁Steve Mensor時(shí)獲悉，其第四代新的Speedcore Gen4 eFPGA架構(gòu)已經(jīng)推出，采用臺(tái)積電7nm工藝節(jié)點(diǎn)，主要針對(duì)新興人工智能／機(jī)器學(xué)習(xí)和高數(shù)據(jù)帶寬應(yīng)用的爆炸式需求，將于2019年上半年投入量產(chǎn)。

Steve表示：“Speedcore IP是可以集成到ASIC和SoC之中的嵌入式FPGA（eFPGA）?？蛻?hù)通過(guò)定制其邏輯、RAM和DSP資源需求，Achronix接下來(lái)就會(huì)為其配置滿(mǎn)足其需求的Speedcore IP，Speedcore查找表（LUT）、RAM單元模塊和DSP64單元模塊可以像樂(lè)高積木一樣進(jìn)行組合，以便為特定的應(yīng)用創(chuàng)建優(yōu)化的可編程功能。在Speedcore IP的交付包中，也包括一個(gè)對(duì)Speedcore IP進(jìn)行編程的ACE設(shè)計(jì)工具個(gè)性化版本。與之前一代的Speedcore 嵌入式FPGA（eFPGA）產(chǎn)品相比，Speedcore Gen4的性能提速60％、功耗降低50％、芯片面積縮小65％；新的機(jī)器學(xué)習(xí)處理器（MLP）單元模塊為人工智能／機(jī)器學(xué)習(xí)（AI ／ ML）應(yīng)用提供高出300％的性能?！苯酉聛?lái)Steve為記者詳細(xì)介紹了Speedcore Gen4新架構(gòu)主要通過(guò)哪些創(chuàng)新來(lái)實(shí)現(xiàn)能效的顯著提升的。

架構(gòu)性創(chuàng)新是提高系統(tǒng)性能的核心

與上一代Speedcore產(chǎn)品相比，新的Speedcore Gen4架構(gòu)采用7nm工藝制程，在邏輯單元模塊中的布線(xiàn)布局、矩陣乘法、查找表等方面實(shí)現(xiàn)了多項(xiàng)創(chuàng)新，從而可將系統(tǒng)整體性能提高60％。

新增強(qiáng)的邏輯模塊

其中的路由架構(gòu)也借由一種獨(dú)立的專(zhuān)用總線(xiàn)路由結(jié)構(gòu)得到了增強(qiáng)。新的總線(xiàn)路由是高性能專(zhuān)用總線(xiàn)分組路由通道，總線(xiàn)路由與標(biāo)準(zhǔn)路由通道分離，以確保無(wú)擁塞。在內(nèi)存和MLP之間運(yùn)行的總線(xiàn)優(yōu)化，創(chuàng)建巨型分布式運(yùn)行時(shí)可配置交換網(wǎng)絡(luò)。這為高帶寬和低延遲應(yīng)用提供了最佳的解決方案，并在業(yè)界首次實(shí)現(xiàn)了將網(wǎng)絡(luò)優(yōu)化應(yīng)用于FPGA互連。

高速核心下一代布線(xiàn)架構(gòu)

矩陣向量乘法將行劃分成塊，大型矩陣通常將與矩陣的一行相關(guān)聯(lián)的單個(gè)乘積和劃分成多個(gè)循環(huán)。例如： 將32個(gè)乘積的和分為8個(gè)乘積的四個(gè)部分和，累積四個(gè)連續(xù)的部分和，以計(jì)算每行的積的總和。第一個(gè)輸出的總和在第四個(gè)時(shí)鐘周期結(jié)束時(shí)完成。對(duì)接下來(lái)的四個(gè)時(shí)鐘周期進(jìn)行相同的處理，以計(jì)算和組合與第二輸出相關(guān)聯(lián)的四個(gè)部分和。